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現(xiàn)象一:這些信號都經(jīng)過仿真了,絕對沒問題
點(diǎn)評:仿真模型不可能與實(shí)物一模一樣,連不同批次加工的實(shí)物都有差別,就更別說模型了。再說實(shí)際情況千差萬別,仿真也不可能窮舉所有可能,尤其是串?dāng)_。曾經(jīng)有一教訓(xùn)是某單板只有特定長度的包極易丟包,后的原因是長度域的值是0xFF,當(dāng)這個(gè)數(shù)據(jù)出現(xiàn)在總線上時(shí),干擾了相鄰的WE信號,導(dǎo)致寫不進(jìn)RAM。其它數(shù)據(jù)也會對WE產(chǎn)生干擾,但干擾在可接受的范圍內(nèi),可是當(dāng)8位總線同時(shí)由0邊1時(shí),附近的信號就招架不住了。結(jié)論是仿真結(jié)果僅供參考,還應(yīng)留有足夠的余量。
現(xiàn)象二:100M的數(shù)據(jù)總線應(yīng)該算高頻信號,至于這個(gè)時(shí)鐘信號頻率才8K,問題不大
點(diǎn)評:數(shù)據(jù)總線的值一般是由控制信號或時(shí)鐘信號的某個(gè)邊沿來采樣的,只要爭對這個(gè)邊沿保持足夠的建立時(shí)間和保持時(shí)間即可,此范圍之外有干擾也罷過沖也罷都不會有多大影響(當(dāng)然過沖好不要超過芯片所能承受的大電壓值),但時(shí)鐘信號不管頻率多低(其實(shí)頻譜范圍是很寬的),它的邊沿才是關(guān)鍵的,必須保證其單調(diào)性,并且跳變時(shí)間需在一定范圍內(nèi)。
現(xiàn)象三:既然是數(shù)字信號,邊沿當(dāng)然是越陡越好
點(diǎn)評:邊沿越陡,其頻譜范圍就越寬,高頻部分的能量就越大;頻率越高的信號就越容易輻射(如微波電臺可做成手機(jī),而長波電臺很多家都做不出來),也就越容易干擾別的信號,而自身在導(dǎo)線上的傳輸質(zhì)量卻變得越差,因此能用低速芯片的盡量使用低速芯片,。
現(xiàn)象四:為保證干凈的電源,去偶電容是多多益善
點(diǎn)評:總的來說去偶電容越多電源當(dāng)然會更平穩(wěn),但太多了也有不利因素:浪費(fèi)成本、布線困難、上電沖擊電流太大等。去偶電容的設(shè)計(jì)關(guān)鍵是要選對容量并且放對地方,一般的芯片手冊都有爭對去偶電容的設(shè)計(jì)參考,好按手冊去做。
現(xiàn)象五:信號匹配真麻煩,如何才能匹配好呢?
點(diǎn)評:總的原則是當(dāng)信號在導(dǎo)線上的傳輸時(shí)間超過其跳變時(shí)間時(shí),信號的反射問題才顯得重要。信號產(chǎn)生反射的原因是線路阻抗的不均勻造成的,匹配的目的就是為了使驅(qū)動端、負(fù)載端及傳輸線的阻抗變得接近,但能否匹配得好,與信號線在PCB上的拓?fù)浣Y(jié)構(gòu)也有很大關(guān)系,傳輸線上的一條分支、一個(gè)過孔、一個(gè)拐角、一個(gè)接插件、不同位置與地線距離的改變等都將使阻抗產(chǎn)生變化,而且這些因素將使反射波形變得異常復(fù)雜,很難匹配,因此高速信號僅使用點(diǎn)到點(diǎn)的方式,盡可能地減少過孔、拐角等問題。
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